- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
12.16 随机序列产生 — randsequence
分析程序生成器,例如yacc,使用巴科斯-诺尔范式(BNF)或类似的符号来描述被分析语言的文法。因此文法被用来产生一个程序,它能够检查一个标记流是否代表了该语言中一个语法正确的表达方式。SystemVerilog的序列产生器反转了这个过程。它使用文法来随机地产生一个文法所描述的语言的正确的表达方式(也就是一个标记流)。随机序列发生器对于随机地产生结构化的激励序列(例如指令或网络流量模式)非常有用。
序列发生器使用个randsequence块内的一组规则和生成式。randsequence块的语法如下:
statement_item ::= // 引用自附录A.6.4 ... | randsequence_statement randsequence_statement ::= randsequence([production_identifier]) // 引用自附录A.6.12 production {production} endsequence production ::= [function_data_type] production_name[(tf_port_list)]:rs_rule{|rs_rule}; rs_rule ::= rs_production_list [:= expression[rs_code_block]] rs_production_list ::= rs_prod {rs_prod} | rand join [(expression)] production_item production_item {production_item} rs_code_block ::= {{data_declaration} {statement_or_null}} rs_prod ::= production_item | rs_code_block | rs_if_else | rs_repeat | rs_case production_item ::= production_identifier[(list_of_arguments)] rs_if_else ::= if(expression) production_item [else production_item] rs_repeat ::= repeat(expression) production_item rs_case ::= case(expression) rs_case_item {rs_case_item} endcase rs_case_item ::= expression{, expression}:production_item | default [:] production_item
语法12-12 — randsequence语法(摘录自附录A)
一个randsequence文法有一个或多个生成式组成。每一个生成式都包含了一个名字和一个生成式条目的列表。生成式条目可以进一步分类成端接和非端接。非端接根据端接和其它的非端接定义。一个端接是一个不可分割的条目,除了与其关联的代码块外它不需要进一步的定义。最终,每一个非端接被分解成它的端接。一个生成式列表包含了一连串的生成式条目,它指示这些条目必须按顺序形成流。单个生成式可以包含以|符号分割的多个生成式列表。以|符号分割的生成式列表意味着一组选择,发生器能够随机地对它们做出选择。
下面的简单的例子演示了一些基本概念:
randsequence(main) main : first second done; first : add | dec; second : pop | push; done : {$display("done");}; add : {$display("add");}; dec : {$display("dec");}; pop : {$display("pop");}; push : {$display("push");}; endsequence
生成式main依据三个非端接(first、second和done)定义。当main被选择的时候,它产生序列first,second和done。当first被产生的时候,它被分解成它的生成式,它在add和dec之间指定一个随机选择。类似地,second生成式在pop和push之间指定一个选择。所有其它的生成式都是端接;它们被它们的代码块完全指定,在这个例子中就是显示生成式名字。因此,文法会导致下列可能的结果:
add pop done add push done dec pop done dec push done
当randsequence语句被执行的时候,它产生一个文法驱动的随机生成式的流。当每一个生成式被产生的时候,执行它的相关代码块的边带效应产生了期望的激励。除了基本文法外,序列发生器规定了随机权重、交叉和其它的控制机制。尽管randsequence语句在本质上不会产生一个循环,然而一个递归的生成式会导致循环。
randsequence语句产生一个自动的范围。所有的生成式标识符对于这个范围来讲是本地的。另外,在randsequence块内部的每一个代码块都产生一个匿名的自动范围。对在代码块内部的变量的层次化引用是不被允许的。为了声明一个静态变量,必须使用static前缀。randsequence关键字可以跟着一个可选的生成式名字(在圆括号内),它指定了顶层生成式的名字。如果没有指定的话,第一个生成式成为顶层生成式。
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