- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
17.7.4 与操作
当我们希望两个操作数都能够匹配,但操作数序列的结束时间可以不同的时候,我们可以使用二元操作符and。
sequence_expr ::= // 引用自附录A.2.10 ... | sequence_expr and sequence_expr
语法17-6 — and操作符语法(摘录自附录A)
and的两个操作数为序列。and操作的匹配要求两个操作数必须匹配。操作数序列起始于相同的时间。当其中的一个操作数匹配的时候,它等待另外一个操作数匹配。复合序列的结束时间是匹配后一个操作数的结束时间。
如果te1和te2是序列,那么对于复合序列:
te1 and te2
- 在te1和te2匹配的时候匹配。
- 结束时间是te1和te2中最后一个匹配的时间。
(te1 ##2 te2) and (te3 ##2 te4 ##2 te5)
图17-4 — 两个序列的与操作
图17-4中演示的操作展示了在时钟标记8处的计算尝试。在这里,两个操作数序列为(te1 ##2 te2)和(te3 ##2 te4 ##2 te5)。第一个操作数序列要求te1首先被计算为真,然后te2在两个时钟标记之后被计算为真。第二个序列要求te3首先被计算为“真”,然后te4在两个时钟标记之后被计算为“真”,最后te5在两个时钟标记之后被计算为“真”。
因为两个操作数序列都是匹配的,所以这个计算尝试会产生一个匹配。单个序列匹配的结束时间是时钟标记10和时钟标记12。复合序列的结束时间是两个结束时间较晚的一个,复合序列在时钟标记12处识别了一个匹配。
在下面的例子中,第一个操作数序列具有一个串联操作符,范围为1到5:
(te1 ##[1:5] te2) and (te3 ##2 te4 ##2 te5)
第一个操作数序列要求te1被计算成“真”,并且te2在1、2、3、4或5个时钟标记之后被计算成“真”。第二个操作数序列与前一个例子相同。为了考虑复合序列匹配的所有的可能性,我们采用下列的步骤:
- 为与第一个序列操作数相关的五个可能的线性序列启动五个执行线程。
- 第二个操作数序列只有一个相关联的线性序列,所以只为它启动一个执行线程。
- 图17-5显示了开始于时钟标记8处的计算尝试。正像一个时间窗口中显示的那样,第一个操作数序列的所有五个线性序列都是匹配的,所以有五个第一个操作数序列的匹配,它们分别在时钟标记9、10、11、12和13处结束。第二个操作数序列在时钟标记12处结束。
- 第一个操作数的每一次匹配都与第二个操作数序列的单次匹配相结合,与操作的规则决定了复合序列最终匹配的结束时间。
这个计算的结果是复合序列的五个匹配,其中的四个在时钟标记12处结束,第五个在时钟标记13处结束。图17-5显示了复合序列在时钟标记12和13处结束的匹配。
图17-5 — 两个序列的与操作 ,包括一个时间范围
如果te1和te2是被采样的表达式(不是序列),那么在te1和te2在都被计算成“真”的时候序列(te1和te2)会匹配。
图17-6中展示了一个这样的例子,它显示了在每一个时钟标记处的尝试结果。序列在时钟标记1、3、8和14处匹配,因为te1和te2在这些时钟标记处同时为“真”。在所有其它的时钟标记处,序列匹配是失败的,因为在这些时钟标记上,或者te1为“假”,或者te2为“假”。
图17-6 — 两个布尔表达式的与操作
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