Question

在模块、接口、任务或函数外声明的任何数据都具有全局的作用范围（可以在其声明后的任何地方使用），并且具有一个静态的生命周期（在整个确立和仿真时间内存在）。

在模块或接口内但在任务、进程或函数之外声明的SystemVerilog数据具有本地的作用范围，并具有静态的生命周期（在模块或接口的生命周期内存在）。这大致等价于C语言中在函数外声明的静态数据，它对于文件来说是本地的。

在自动任务、函数或块内声明的数据具有调用期或激活期内的生命周期，并且具有本地的作用范围。这大致等价于C的自动变量。

在一个静态任务、函数或块内声明的数据缺省情况下具有静态的生命周期并具有本地的作用范围。

注意：在SystemVerilog中，数据既可以在未命名的块中声明也可以在命名的块中声明。这些数据对未命名的块及其底层的嵌套块都是可见的。但不能使用层次化引用来通过名字访问数据。

Verilog-2001允许将任务和函数声明成automatic的，这使得任务或函数内的所有存储空间都是自动的。SystemVerilog允许一个静态任务或函数内的特定数据被显式地声明成automatic的。声明成自动的数据具有调用或块内的生命周期，并且在每次进入调用或块内的时候进行初始化。fork...jion、fork...jion_any或fork...join_one块的生命周期应该包含块内所有进程的执行。一个包含任何fork...jion块范围的生命周期包括fork...jion块的生命周期。

SystemVerilog也允许数据被显式地声明成静态的。在一个自动任务、函数或块内声明的静态数据具有静态的生命周期并且对于块来说具有本地的作用范围。这类似于C语言中在一个函数内声明的静态数据。

module msl;

int st0;                  // 静态的

initial begin
    int st1;              // 静态的
    static int st2;       // 静态的
    automatic int auto1;  // 自动的
end

task automatic t1();
    int auto2;            // 自动的
    static int st3;       // 静态的
    automatic int auto3;  // 自动的
endtask

endmodule

对于在模块、接口或程序（参见第十六章）中定义的任务、函数或块，SystemVerilog加入了一个可选的限定符来指定其中声明的所有变量的缺省生命周期。生命周期限定符可以是automatic或static。缺省的生命周期是static。

program automatic test;
    int i;           // 没有在一个过程块内 - 静态的

    task foo(int a); // 在foo内的自变量和变量是自动的
        ...
    endtask
endmodule

类方法以及声明的for循环变量缺省是自动的，无论它们所在的范围的生命周期属性是什么。类将在第十一章中讨论。

注意：自动或动态变量不能够使用非阻塞赋值或连续赋值来写入。自动变量以及动态结构（对象句柄、动态数组、联合数组、字符串以及事件变量）应被限制到过程关联文中。

参见第十章中有关任务和函数的说明。