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8.1 简介（一般信息）	过程语句通过下列语句引入：
8.2 语句
8.3 阻塞赋值与无阻塞赋值
8.4 选择语句
8.5 循环语句
8.6 跳转语句
8.7 final块	final块类似于intial块，它们都定义了一个过程化的语句块，不同的是，final块仅仅在仿真时间的尾部无延时地执行。典型情况下，final块用来显示有关仿真的统计信息。
8.8 命名块与语句标签
8.9 disable	SystemVerilog具有break和continue来中断或继续循环的执行。Verilog-2001的disable也可以用来中断或继续一个循环，但不如break或continue好用。disable也可以用来关闭一个命名的未包含disable语句的块。如果那个块当前正在执行，会立即跳转到块之后的语句。如果块是一个循环体，那么它与continue起相同的作用。如果块当前没有执行，那么disable没有任何效果。 SystemVerilog可以在任务中使用return，但也支持disable。如果disable被应用到一个命名的任务，那么这个任务中所有当前正在运行的部分都会被关闭。
8.10 事件控制
8.11 电平敏感的序列控制	我们可以延迟过程代码的执行直到一个序列终结状态为“真”。为了达到这个目的，我们可以使用电平敏感的wait语句并结合内建方法triggered来实现，这个内建方法能够返回一个命名序列当前的结束状态。 如果指定的序列已经在特定的时间点（在当前的时间步值内）上到达了它的结束点，那么triggered方法返回“真”，否则返回“假”。一个序列的触发状态在Observe区域内设置，并且在时间步值的余下部分保持（也就是说直到仿真时间进入到下一步）。 例如：
8.12 过程赋值与解赋值的移除	SystemVerilog当前支持过程赋值与解赋值语句。然而，这些语句在语言的未来版本中可能会被移除。参见26.3节。

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