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5.1 简介（一般信息）	在SystemVerilog中存在几种形式的数据：文本值（参见第二章）、参数（参见第二十一章）、常量、变量、线网、以及属性（参见第六章）。 在Verilog-2001中，常量可以是文本值、genvar参数、localparam和specparam。Verilog-2001还具有变量和线网。变量必须使用过程语句写入，线网必须通过连续赋值或端口写入。 SystemVerilog扩展了变量的功能，变量既可以使用过程语句写入，也可以像wire那样使用单一的连续赋值进行驱动。由于关键字reg在许多情况下不再描述用户意图，所以加入了关键字logic作为等价于reg的更为精确的描述。Verilog-2001已经不赞成使用术语“寄存器”，取而代之的是术语“变量”。 除了隐式线网之外，SystemVerilog遵从Verilog中关于数据必须在其使用之前声明的规定。隐式线网的规则与Verilog-2001中的规定相同。 变量可以是静态的（在实例化的时候分配存储空间并且永远不会释放），也可以自动的（在进入变量作用范围（例如任务、函数或块）时分配并在退出时释放）。C语言具有static和auto关键字。SystemVerilog遵从Verilog中关于静态缺省存储类，以及自动的任务和函数的规则，但允许在这些任务和函数中使用静态存储覆盖一个特定变量的动态存储。
5.2 数据声明语法
5.3 常量	常量是永远也不会改变的命名数据变量。SystemVerilog中有三种类型的常量，它们分别使用关键字localparam、specparam和const声明。所有这三种类型的常量都使用一个文本值来初始化。
5.4 变量	变量声明包含一个数据类型紧跟着一个或多个变量实例。
5.5 作用范围与生命周期	在模块、接口、任务或函数外声明的任何数据都具有全局的作用范围（可以在其声明后的任何地方使用），并且具有一个静态的生命周期（在整个确立和仿真时间内存在）。 在模块或接口内但在任务、进程或函数之外声明的SystemVerilog数据具有本地的作用范围，并具有静态的生命周期（在模块或接口的生命周期内存在）。这大致等价于C语言中在函数外声明的静态数据，它对于文件来说是本地的。 在自动任务、函数或块内声明的数据具有调用期或激活期内的生命周期，并且具有本地的作用范围。这大致等价于C的自动变量。 在一个静态任务、函数或块内声明的数据缺省情况下具有静态的生命周期并具有本地的作用范围。 注意：在SystemVerilog中，数据既可以在未命名的块中声明也可以在命名的块中声明。这些数据对未命名的块及其底层的嵌套块都是可见的。但不能使用层次化引用来通过名字访问数据。 Verilog-2001允许将任务和函数声明成automatic的，这使得任务或函数内的所有存储空间都是自动的。SystemVerilog允许一个静态任务或函数内的特定数据被显式地声明成automatic的。声明成自动的数据具有调用或块内的生命周期，并且在每次进入调用或块内的时候进行初始化。fork...jion、fork...jion_any或fork...join_one块的生命周期应该包含块内所有进程的执行。一个包含任何fork...jion块范围的生命周期包括fork...jion块的生命周期。 SystemVerilog也允许数据被显式地声明成静态的。在一个自动任务、函数或块内声明的静态数据具有静态的生命周期并且对于块来说具有本地的作用范围。这类似于C语言中在一个函数内声明的静态数据。
5.6 线网、reg、与logic	Verilog-2001指出，线网可以使用一个或多个连续赋值语句、原语输出或模块端口写入。多驱动的结果值由线网类型的解析函数确定。线网不能使用过程赋值语句。如果端口一侧的线网被端口另一侧的变量所驱动，那么隐含是连续赋值。force语句可以覆盖线网的值。当其被释放以后，线网返回到解析的值。 Verilog-2001还指出，一个或多个过程语句可以对变量执行写操作，包括过程连续赋值。最后一次执行的写入操作确定变量的值。变量不能被连续赋值。force语句覆盖过程赋值语句，它轮流覆盖正常的赋值。变量不能通过端口写入，它必须通过一个隐含的由连续赋值驱动的线网写入。 在SystemVerilog中，所有变量现在都可以通过连续赋值写入，或者通过一个或多个过程语句写入，包括过程连续赋值。在一个被写入的逻辑变量的最长静态前缀扩展中（关于一个最长静态前缀扩展的定义，参见9.2.1节），对其中任何项使用连续赋值或过程赋值与连续赋值的混合来执行写入操作都是错误的。所有数据类型都可以通过一个端口写入。 SystemVerilog变量可以是其它数据类型的压缩或非压缩集合。对变量中独立元素的多个赋值被单独地检查。左侧包含了一个分片的赋值被看作是对整个分片的单一赋值。使用过程赋值与连续赋值的混合形式写入一个压缩结构体或压缩数组类型是错误的。因此，一个非压缩结构体或非压缩数组中的一个元素可以过程化赋值，而另一个元素可以进行连续赋值。并且，一个压缩结构体或压缩数组的每一个元素都可以使用单一的连续赋值。例如，对于下面的结构体声明：
5.7 信号别名	Verilog assign语句是单向赋值并可以结合一个延时和强度变化。为了建模一个双向短路连接，很有必要使用alias语句。一个别名列表的成员是那些共享相同物理网络的信号。下面的例子实现了总线A和总线B之间的字节顺序交换。
5.8 类型兼容性	为了使操作数是合法的，某些SystemVerilog结构和操作要求某种程度的类型兼容。SystemVerilog具有四种层次的类型兼容，形式上进行如下的定义：等价、赋值兼容、强制转换兼容、以及不等价。 注意：这里没有定义相同类型这一类别，因为SystemVerilog语言中没有哪种结构需要这种类别。例如，就像下面定义的那样，int可以与bit signed [0:31]互换，只要在语法上这样做是合法的。用户可以使用$typename系统函数（参见23.3节，typname函数）或通过使用PLI来定义自己的类型标识层次。

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