Question

SystemVerilog提供了一个特殊的always_comb过程来建模组合逻辑行为。例如：

always_comb
    a = b & c;

always_comb
    d <= #1ns b & c;

always_comb过程提供了不同于正常always过程的功能：

• 具有一个推断的敏感列表，它包括了9.2.1节中所定义的表达式。
• 赋值语句左侧的变量不应该被任何其它进程写入。
• 在所有的initial和always块被启动以后，过程在时间0处被自动地触发一次，因此过程的输出与输入一致。

SystemVerilog的always_comb过程在下述几个方面上不同于Verilog-2001的always @*：

• always_comb在时间0处自动执行，而always @*直到推断的敏感列表中的一个信号发生变化的时候才会执行。
• always_comb敏感于一个函数内容内部的改变，而always @*仅敏感于一个函数自变量的改变。
• 在always_comb内部赋值左侧的变量（包括来自被调用函数内容中的变量）不应该被其它进程写入，而always @*则允许多个进程写入相同的变量。
• always_comb中的语句不应该包含阻塞语句、具有阻塞定时或事件控制的语句，或者fork...join语句。

如果always_comb过程内的行为没有代表组合逻辑，例如推断出了锁存器，软件工具执行额外的检查来发布警告信息。