- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
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第三章 数据类型
主题
链接 主题
主题 | 描述 |
3.1 简介(一般信息) | 为了能够平滑地从/向C语言移植,SystemVerilog支持C语言内建的数据类型,并具有C编译器给出的含义。然而,为了避免int和long数据类型的重复所带来的混淆,在SystemVerilog中,int是32位的,longint是64位的。C语言中float类型在SystemVerilog中称为shortreal,这样就不会与Verilog-2001的real类型混淆。 Verilog-2001具有线网数据类型,它具有0、1、X或Z的值,加上7种强度,具有120个值。Verilog-2001还具有诸如reg(具有0、1、X或Z这四种值)一类的变量数据类型。它们不仅仅是不同的数据类型,而且在使用上也是不同的。SystemVerilog加入了另外一个四值数据类型,这个数据类型被称为logic(参见3.3.2节和5.6节)。 SystemVerilog加入了字符串、chandle和class数据类型,并且增强了Verilog的event数据类型。 Verilog-2001通过使用reg数据类型提供了任意固定长度的算术运算。reg类型的各个位可能具有X或Z的值,然而相对于一个位数组来讲,因为这种数据类型的操作符计算必须检查X和Z,并且需要两倍的数据存储空间,它相对来说缺乏效率。SystemVerilog加入了一个bit数据类型,这种数据类型仅具有0或1两种值。参见3.3.2节中有关两态数据类型的内容。 在从一个较少位数向较多位数自动转换的时候,如果是无符号数则会引起0扩展,如果是有符号数则会引起符号扩展,并且这种情况不会引起警告信息。而从一个较多位数向较少位数自动转换的时候,则会引起警告信息。在logic和bit之间自动转换的时候不会引起警告信息。在从logic值转换到bit值的时候,1转换成1,其它值均转换成0。 typedef可以引入用户定义的数据类型,用户定义的数据类型必须在其使用之前定义。数据类型还可以作为模块或接口的参数,这就使得他们可以像面向对象编程中的类模板一样使用。一个例程在写入的时候可以反转任何数组中元素的顺序,而这在C语言和Verilog中是不可能的。 由于结构体标签和联合体标签具有分离的命名空间,因此它们在C语言中较为复杂。SystemVerilog遵从C的语法,但没有可选的结构体标签。 参见第四章中有关数组的说明。 |
3.2 数据类型语法 | |
3.3 整数数据类型 | SystemVerilog提供了几种整数数据类型,它们是Verilog和C数据类型的结合: 表格3-1:整数数据类型 |
3.4 real与shortreal数据类型 | real1数据类型来自于Verilog-2001,与C语言中的double数据类型相同。shortreal数据类型是一个SystemVerilog数据类型,与C语言中的float数据类型相同。 |
3.5 void数据类型 | void数据类型代表数据不存在。这种类型可以用作函数的返回类型,表示没有返回值。这种数据类型还可以用于标签联合体的成员(参见3.11节)。 |
3.6 chandle数据类型 | chandle数据类型代表使用DPI直接编程接口传递的指针的存储空间(参见第二十七章)。这种类型的尺寸依赖于使用的平台,但在工具运行的机器上应该至少大到能够容纳一个指针。 chandle数据类型的声明语法如下: |
3.7 string数据类型 | SystemVerilog包含一个string数据类型,它是一个可变尺寸、动态分配的字节数组。SystemVerilog还包含许多特殊的方法来对字符串进行操作。 Verilog也支持字符串文本,但这种支持仅仅是在词法级别上。在Verilog中,字符串文本表现为一个具有宽度为8位整数倍的压缩数组。当一个字符串文本被赋值到一个具有不同尺寸的integral类型的压缩数组变量的时候,它或者被截短到变量的尺寸或者必要时在左侧填补0。 在SystemVerilog中,字符串文本的表现行为与Verilog相同。然而,SystemVerilog还支持string数据类型,我们可以将一个字符串文本赋值到这种数据类型。当使用string数据类型来替代一个integral变量的时候,字符串可以具有任意的长度并且不会发生截短现象。当文本字符串赋值到一个string数据类型或者在一个使用string类型操作数的表达式中使用的时候,它会被隐式地转换成string数据类型。 string类型的变量可以从0到N-1(数组的最后一个元素)进行索引,而且可以作用于一个特殊的空字符串:""。从一个字符串读取一个元素会产生一个字节。 |
3.8 event数据类型 | event数据类型是Verilog命名事件的增强。SystemVerilog事件为一个同步对象提供了一个句柄。与Verilog一样,事件变量可以被显式地触发以及等待。更进一步,SystemVerilog事件还具有一个稳固的触发状态,它在整个时间步值间隔内持续。此外,一个事件变量可以被赋值为另外一个事件变量或者被赋值为特殊的null值。当赋值为另外一个事件变量的时候,这两个事件变量均指向相同的同步对象。当赋值为null的时候,同步对象与事件变量之间的关系被切断。事件还可以作为任务的参数传递。 event的声明语法如下: |
3.9 用户定义的类型 | |
3.10 枚举 | |
3.11 结构体与联合体 | |
3.12 类 | 类是数据以及一组对数据进行操作的子程序的集合。类中的数据被称为类属性,它的子程序被称为方法。类属性和方法一起定义了一个类实例或对象的内容和能力。 |
3.13 单一类型与集合类型 | 数据类型可以分为两类:单一类型与集合类型。一个单一类型应该是除非压缩结构体、非压缩联合体、或非压缩数组(参见第四章有关数组的内容)之外的任何数据类型。一个集合类型应该是任何非压缩结构体、非压缩联合体、或非压缩数组数据类型。一个单一变量或表达式代表一个单一的值、符号、或句柄。集合表达式和变量代表一组单一值。integral类型总是单一的,即使它们可以被分片成多个单一值。 通过定义这些类别,操作符和函数能够简单地将这些数据类型当作一个集合组来引用。例如:某些函数能够递归地解析一个集合类型直到获得一个单一值,然后就可以对每一个单一值进行操作。 注意:虽然类是一种数据类型,但没有直接的类变量或表达式,而仅仅存在类对象的句柄,并且类对象的句柄为单一值。因此,类不需要按这种方式分类(参见第十一章有关类的内容)。 |
3.14 强制类型转换 | |
3.15 $cast动态强制类型转换 | 在由于不同的数据类型而导致变量不能正常赋值的情况下,SystemVerilog提供了$cast系统任务来进行赋值操作。$cast可以作为任务或函数来调用。 $case的语法如下: |
3.16 位流强制类型转换 | 强制类型转换还可以应用于非压缩数组以及非压缩结构体。这样就使得通过显式强制类型转换在位流类型之间自由地转换成为可能。可以压缩成一个位流的类型称为位流类型。位流类型包含下列的类型:
|
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