- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
3.7 string数据类型
SystemVerilog包含一个string数据类型,它是一个可变尺寸、动态分配的字节数组。SystemVerilog还包含许多特殊的方法来对字符串进行操作。
Verilog也支持字符串文本,但这种支持仅仅是在词法级别上。在Verilog中,字符串文本表现为一个具有宽度为8位整数倍的压缩数组。当一个字符串文本被赋值到一个具有不同尺寸的integral类型的压缩数组变量的时候,它或者被截短到变量的尺寸或者必要时在左侧填补0。
在SystemVerilog中,字符串文本的表现行为与Verilog相同。然而,SystemVerilog还支持string数据类型,我们可以将一个字符串文本赋值到这种数据类型。当使用string数据类型来替代一个integral变量的时候,字符串可以具有任意的长度并且不会发生截短现象。当文本字符串赋值到一个string数据类型或者在一个使用string类型操作数的表达式中使用的时候,它会被隐式地转换成string数据类型。
string类型的变量可以从0到N-1(数组的最后一个元素)进行索引,而且可以作用于一个特殊的空字符串:""。从一个字符串读取一个元素会产生一个字节。
FPGA技术网提示: |
string类型变量的索引从字符串的左侧开始排列,例如:对字符串"Hello World!",索引0对应"H",索引1对应"e",依此类推...。 |
string类型变量的声明语法如下:
string variable_name [= initial_value];
这里的variable_name是一个有效的标识符,可选的initial_value可以是一个字符串文本也可以是一个空字符串("")。例如:
string myName = “John Smith”;
如果在声明中没有指定初始值,变量会被初始化成空字符串("")。
SystemVerilog提供了一组操作符,这些操作符可以用来处理字符串变量和字符串文本的组合。string数据类型的基本操作符在表格3-2中给出。
一个字符串文本可以被赋值到一个string或integral类型的变量。如果它们的尺寸不同,字符串文本会进行右调整,并且在必要的时候在左侧进行截短或者在左侧填补0。例如:
byte c = "A"; // 将c赋值为”A” bit [10:0] a = "\x41"; // 将a赋值为’b000_0100_0001 bit [1:4][7:0] h = "hello"; // 将h赋值为”ello”
一个string、字符串文本、或压缩数组可以被赋值到一个string变量。string变量可以增长或缩减以便容纳压缩数组。如果压缩数组的尺寸(以位为单位)不是8的整数倍,那么压缩数组会在左侧填入0。例如:
string s1 = "hello"; // 将s1设置为"hello" bit [11:0] b = 12'ha41; string s2 = b; // 将s2设置为'h0a41
第二个例子:
reg [15:0] r; integer i = 1; string b = ""; string a = {"Hi", b}; r = a; // OK b = r; // OK (隐式强制类型转换,可以发布一个警告) b = "Hi"; // OK b = {5{"Hi"}}; // OK a = {i{"Hi"}}; // OK(非常量复制) r = {i{"Hi"}}; // 无效(非常量复制) a = {i{b}}; // OK a = {a, b}; // OK a = {"Hi", b}; // OK r = {"H",""}; // 产生"H\0",""被转换成8'b0 b = {"H",""}; // 产生"H",""是空字符串 a = {a, b}; // OK a[0] = "h"; // OK, 与a[0] = "hi"相同
表格 3-2:字符串操作符
操作符 | 语义 |
Str1 == Str2 | 相等。检查两个字符串是否相等。如果相等则结果为1,否则结果为0。两个字符串的类型可以都是string,或者其中一个为字符串文本。如果两个均为字符串文本,那么表达式与Verilog中对整数类型的相等操作符相同。可以使用空字符串("")。 |
Str1 != Str2 | 不等。==的逻辑否。 |
Str1 < Str2 Str1 <= Str2 Str1 > Str2 Str1 >= Str2 | 比较,关系操作符。使用两个字符串的词典编撰顺序比较,如果对应的条件为真则返回1。比较类似于ANSI C的strcmp函数(或字符串比较方法)(以词汇顺序),并且包含嵌入的空字节。两个操作数可以都是string类型,或者其中一个是字符串文本。 |
{Str1, Str2, …, Strn} | 串联。每一个操作符都可以是string类型或一个字符串文本(它会被隐式地转换成string类型)。如果至少一个操作数为string类型,那么表达式计算成串联字符串并且具有string的类型。如果所有的操作数都是字符串文本,那么表达式的行为就像Verilog中integral类型的串联一样。如果结果接着使用在一个调用string类型的表达式中,那么它被隐式地转换成string类型。 |
{multiplier{Str}} | 复制。Str可以是string类型或者是字符串文本。multiplier必须是integral类型并且可以是非常量。如果multiplier是非常量或者Str是string类型,那么结果就是包含N个Str串联的字符串,其中N由multiplier指定。如果Str是一个文本并且multiplier是常量,那么表达式的行为就类似于Verilog中的数值复制(如果结果被使用在另一个调用string类型的表达式中,那么它被隐式地转换成string类型)。 |
Str[index] | 索引。返回一个字节,值为给定索引的ASCII码。索引的范围从0到N-1,其中N为字符串中字符的数目。如果给定的索引超出了范围,那么返回0。在语义上等价于Str.getc(index),参见3.7.3节。 |
Str.method(…) | 圆点(.)操作符用来调用字符串的一个特定方法。 |
SystemVerilog还包含许多特殊的方法来对字符串进行操作。这些方法使用内建的方法符号。这些方法将在接下来的几节中描述。
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