- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
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第十二章 随机约束
主题
链接 主题
主题 | 描述 |
12.1 简介(一般信息) | 约束驱动的测试生成方法使得用户能够自动地为功能验证产生测试。随机测试比一个传统的、直接的测试方法更有效率。通过指定约束,我们可以很容易地为难于到达的边界条件产生测试。SystemVerilog允许用户以一种紧凑、明了的方式指定约束。约束接下来会被一个求解器处理,这个求解器用来产生满足约束的随机值。 典型情况下,随机约束在一个面向对象的数据抽象之上指定。它将需要被随机化的数据建模成包含随机变量和用户定义约束的对象。约束确定了可以被赋值给随机变量的有效值。对象很适合于表示复杂的集合数据类型以及诸如以太网包之类的协议。 第12.2节提供了基于对象的随机化和约束编程的概述。本章余下的部分提供了有关随机变量、约束块、以及处理它们的机制的详细信息。 |
12.2 概述 | 本章介绍了在对象内产生随机激励的基本概念和用法。SystemVerilog使用一个面向对象的方法来为对象的成员变量赋随机值,它以用户定义的约束为准。例如: |
12.3 随机变量 | 类变量可以使用rand和randc类型修饰符关键字声明成随机的。 在一个类中声明随机变量的语法如下: |
12.4 约束块 | 随机变量的值通过由约束块声明的约束表达式来确定。像任务、函数和变量一样,随机块是类的成员。在一个类中,约束块的名字必须是唯一的。 声明约束块的语法如下: |
12.5 随机化方法 | |
12.6 内联约束 — randomize() with | 通过使用randomize()...with结构,用户可以在randomize()方法的调用点上声明内联约束。这些额外的约束与对象约束一起应用。 randomize()...with的语法如下: |
12.7 使用rand_mode()关闭随机变量 | rand_mode()可以用来控制激活或关闭一个随机变量。当一个随机变量处于未激活状态的时候,这个随机变量就好像没有使用rand或randc声明一样。未激活的随机变量不会被rand_mode()方法随机化,并且它们的值会被求解器当作状态变量。所有的随机变量最初都是激活的。 rand_mode()方法的语法如下: |
12.8 使用constraint_mode()控制约束 | constraint_mode()方法可以用来控制激活或关闭一个约束。当约束处于未激活(关闭)状态时,它不会被randomize()方法所考虑。所有的约束最初都是激活的。 constraint_mode()方法的语法如下: |
12.9 动态的约束修改 | SystemVerilog中提供了几种方法来动态地修改随机化方法:
|
12.10 内联随机变量控制 | randomize()方法可以用来临时性地控制一个类实例或对象中的随机变量和状态变量的集合。当调用无参数的randomize方法的时候,它的行为就像前一节所描述的那样,也就是说,它会为对象中所有使用rand或randc声明的随机变量赋新的值,这样所有的约束都会被满足。当调用带有参数的randomize的时候,它的参数指定了该对象内随机变量的完整集合;对象中的所有其它变量都被认为是状态变量。例如,考虑下面的类以及对randomize方法的调用: |
12.11 范围变量的随机化 — std::randomize() | 内建的类随机化方法对类成员变量执行专有的操作。使用类来对需要随机化的数据建模是一种强大的机制,它使得我们能够产生通用、可复用的包含随机变量的对象,并能够产生可以在以后扩展、继承、约束、过载、使能、关闭、以及从其它对象合并或分离的约束。类及与其关联的随机变量和约束在处理上的方便性使得类非常适合描述和处理随机数据和约束。然而,某些要求较少的问题并不需要类的这些完整的灵活性,它可以使用一个较为简单的机制来随机化不属于一个类的数据。范围随机函数(std::randomize())使得用户能够随机化当前范围内的数据,而无需定义一个类或实例化一个类对象。 范围随机化函数的语法如下: |
12.12 随机数系统函数与方法 | |
12.13 随机稳定性 | 随机数发生器(RNG)对于线程和对象是本地的。因为被一个线程或对象返回的随机值序列独立于其它线程或对象的RNG,所以这个特性被称为随机稳定性。随机稳定性应用于:
在面对用户代码小的改变的时候,具有这种特点的测试平台能够展示更加稳定的RNG行为。另外,对于通过手工设置种子的线程和对象,它能够更精确地控制随机值的产生。 |
12.14 为随机化手工设置种子 | 每一个对象维护了它自己的内部随机数发生器,这个随机数发生器它的randomize()方法所专用。这就使得对象能够各自独立地被随机化并能够相对于其它的随机化函数独立地调用。当产生一个对象的时候,它的随机数发生器(RNG)能够使用来自产生这个对象的线程的RNG的下一个值设置种子。这个过程被称为层次化的对象播种。 有时我们希望能够使用srandom()方法手工地设置种子。这种功能或者在一个类方法中,或者在类定义的外部完成。 作为一个类方法在内部为RNG设置种子的例子如下: |
12.15 随机加权的条件 — randcase | |
12.16 随机序列产生 — randsequence | 分析程序生成器,例如yacc,使用巴科斯-诺尔范式(BNF)或类似的符号来描述被分析语言的文法。因此文法被用来产生一个程序,它能够检查一个标记流是否代表了该语言中一个语法正确的表达方式。SystemVerilog的序列产生器反转了这个过程。它使用文法来随机地产生一个文法所描述的语言的正确的表达方式(也就是一个标记流)。随机序列发生器对于随机地产生结构化的激励序列(例如指令或网络流量模式)非常有用。 序列发生器使用个randsequence块内的一组规则和生成式。randsequence块的语法如下: |
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