Question

在SystemVerilog中存在几种形式的数据：文本值（参见第二章）、参数（参见第二十一章）、常量、变量、线网、以及属性（参见第六章）。

在Verilog-2001中，常量可以是文本值、genvar参数、localparam和specparam。Verilog-2001还具有变量和线网。变量必须使用过程语句写入，线网必须通过连续赋值或端口写入。

SystemVerilog扩展了变量的功能，变量既可以使用过程语句写入，也可以像wire那样使用单一的连续赋值进行驱动。由于关键字reg在许多情况下不再描述用户意图，所以加入了关键字logic作为等价于reg的更为精确的描述。Verilog-2001已经不赞成使用术语“寄存器”，取而代之的是术语“变量”。

除了隐式线网之外，SystemVerilog遵从Verilog中关于数据必须在其使用之前声明的规定。隐式线网的规则与Verilog-2001中的规定相同。

变量可以是静态的（在实例化的时候分配存储空间并且永远不会释放），也可以自动的（在进入变量作用范围（例如任务、函数或块）时分配并在退出时释放）。C语言具有static和auto关键字。SystemVerilog遵从Verilog中关于静态缺省存储类，以及自动的任务和函数的规则，但允许在这些任务和函数中使用静态存储覆盖一个特定变量的动态存储。