Question

Verilog的组织结构较为简单。除系统任务和系统函数外，所有的数据、函数和任务都位于模块当中（系统任务和系统函数是全局的，并且可以在PLI中定义）。Verilog模块可以包含其它模块的实例。任何未被实例化的模块都位于顶层。这个规则不适用于库，因此库具有不同的状态和不同的过程来进行分析。一个层次名可以在实例层次的任何地方指定任何命名的对象。模块层次通常很随意，需要耗费很多精力来维护端口列表。

在Verilog中，只有线网、reg、integer和时间数据类型才可以通过模块端口传递。

为了表示设计层次，SystemVerilog加入了许多增强：

• 包含诸如数据、类型、类、任务和函数声明的包
• 支持分离的编译
• 仅在编译单元内可见的编译单元范围
• 使用嵌套的模块声明来帮助表示自包含的模块和库
• 在端口声明中可以使用较宽松的规则
• 使用“.name”来简化命名端口的连接
• 使用“.”的隐式端口连接
• 与模块绑定的时间单位和时间精度说明
• 使用接口的概念来封装模块间的连接（在第十九章中提供）

SystemVerilog的一个重要增强就是加入了通过模块端口传递任何数据类型的能力，包括线网、以及包括实数、数组和结构体在内的所有变量类型。