- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
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第十一章 类
主题
链接 主题
主题 | 描述 |
11.1 简介 | SystemVerilog引入了一个面向对象的类数据抽象。类允许对象动态地产生、删除、赋值、以及通过对象句柄访问。对象句柄为语言提供了一种安全的、类似于指针的机制。类提供了继承和抽象建模的能力,这就将不带有任何类型安全性问题的C函数指针的优点引入到了SystemVerilog中,因此,它为Verilog带来了真正的多态性。 |
11.2 语法 | |
11.3 概述 | 类是一种数据类型,它包含了数据以及对数据进行操作的子程序(函数和任务)。类的数据被称为类属性,它的子程序被称为方法,无论是类属性还是方法都是类的成员。类属性和方法结合在一起,定义了某种类型的对象的内容和能力。 例如,一个数据包可以是一个对象。它可能具有一个命令域、一个地址、一个序列号、一个时戳、以及一个数据包净荷。另外,一个数据包可以实现多项不同的任务:初始化数据包、设置命令、读取数据包的状态、或者检查序列号。尽管每一个数据包都是不同的,然而作为一个类,数据包具有某些固有的属性,这些固有属性可以在类的定义中进行说明。 |
11.4 对象(类实例) | 类定义了一个数据类型。对象是类的实例。在使用一个类的时候,需要首先声明一个类型为该类的变量(这个变量保存了一个对象句柄),然后使用new函数产生该类的一个对象,然后再将它赋值给变量。 |
11.5 对象属性 | 一个对象的数据域可以通过将类属性名限定到一个实例名的方法来使用。继续使用先前的例子,Packet对象p的命令域可以按如下方式使用: |
11.6 对象方法 | 我们可以使用与访问类属性相同的语法来访问一个对象的方法: |
11.7 构造器 | SystemVerilog没有要求C++那样的复杂的内存分配和释放。一个对象的构造是直接的,并且碎片收集象Java中那样是隐含的并且是自动的。它没有内存泄漏或其它微妙的行为,而这些往往成为C++程序员的噩梦。 SystemVerilog提供了一种机制在产生对象的时候初始化一个实例。当对象被产生的时候,例如: |
11.8 静态类属性 | 前面的例子仅仅声明了实例类属性。每一个类的实例(也就是Packet类型的每一个对象)的每一个变量都有它自己的拷贝。有时要求所有的实例共享变量的一个版本。这些类属性使用关键字static产生。下面的例子演示了一个类的所有实例需要访问一个共用的文件描述符的情况: |
11.9 静态方法 | 方法也可以被声明成静态的。一个静态方法遵从于所有的类范围和访问规则,但在表现上它就像一个常规的子例程一样可以在类的外部被调用,即使没有该类的实例。一个静态方法不能访问非静态的成员(类属性和方法),但它可以直接访问静态类属性或调用同一个类的静态方法。在一个静态方法体内部访问非静态成员或访问特殊的this句柄是非法的,并且会导致一个编译错误。静态方法不能是虚拟的。 |
11.10 this | this关键字被用来明确地引用当前实例的类属性或类方法。this关键字指示了一个预定义的对象句柄,这个句柄引用了被用来调用this在其中使用的子例程的对象。this关键字应该仅仅使用在非静态的类方法中,否则会发布一个错误。例如,下面的声明是一个用来编写初始化任务的基本方法: |
11.11 赋值、重命名与拷贝 | 声明一个类变量仅仅产生一个名字,这个名字表示了一个对象。因此: |
11.12 继承与子类 | 前一节定义了一个称为Packet的类。我们可以扩展这个类以便使packet串接在一起形成一个链表。一种解决方案是产生一个新的被称为LinkedPacket的类,它包含一个类型为Packet的变量:packet_c。 为了引用Packet类属性,需要引用变量packet_c。 |
11.13 过载成员 | 子类对象也是它们的父类对象的有效表示。例如,每一个LinkPacket对象都是一个完全合法的Packet对象。 一个LinkedPacket对象的句柄可以赋值到一个Packet变量: |
11.14 super | super关键字在一个继承类的内部使用,可以用来引用其父类的成员。当父类成员被继承类成员过载的时候就有必要使用super关键字来访问负类的成员。 |
11.15 强制类型转换 | 将一个子类变量赋值给层次树中较高的类变量是合法的。将一个超类变量直接赋值给一个子类变量则是非法的。然而,如果超类句柄引用了指定子类的句柄,那么将一个超类句柄赋值给一个子类变量则是合法的。 为了检查赋值是否合法,需要使用动态强制类型转换函数$cast(参见3.15节)。 $cast()的语法如下: |
11.16 串接构造器 | 一个子类在实例化的时候会调用类方法new()。在函数中定义的任何代码执行之前,new()执行的一个动作是调用其超类的new()方法,并且会沿着继承树按这种方式一直向上调用。因此,所有的构造器都会按正确的顺序调用,它们都是起始于根基类并结束于当前的类。 如果超类的初始化方法需要参数,那么会有两种选择:一种选择是总是提供相同的参数,另外一种选择是使用super关键字。如果参数总是相同的,那么它们可以在被扩展的时候指定: |
11.17 数据隐藏与封装 | 到目前为止,所有的类属性和方法都毫无限制地在类外可见。然而,我们有时希望通过隐藏类属性和类方法的名字来限制在类的外部访问类属性和类方法。这就使得其它程序员能够不依赖于一个特定的实现,而且它还防止仅对类内部有效的类属性被偶然地修改。当所有的数据都变成隐藏的(仅能被公共方法访问),代码的维护和测试都变得更加容易。 在SystemVerilog中,未被限定的类属性和方法是公共的,它们对访问对象名字的任何人都是有效的。 一个被标识成local的成员仅对类内的方法有效。而且这些本地成员在子类内是不可见得。当然,访问本地类属性或方法的非本地方法可以被继承,并且作为子类的方法它可以正确地工作。 除了可以被继承以及对子类可见外,一个被标识成protected的类属性或方法具有本地成员的所有特性。 注意:在类的内部,一个本地方法或类属性可以被引用,即使它处于一个不同的实例中。例如: |
11.18 常量类属性 | 与任何其它SystemVerilog变量一样,类属性可以通过const声明成只读的。然而,由于类属性是动态的对象,类属性允许两种形式的只读变量:全局常量和实例常量。 全局常量类属性是那些在声明中包含了初始值得常量类属性。它们与其它的const变量类似,也就是它们不能在除声明之外的其它地方赋值。 |
11.19 抽象类与虚拟方法 | 我们可以产生一组类,它们可以看作是来源于一个共用的基类。例如,一个类型为BasePacket的公用基类设置了一个包的初始结构,但这个结构并不完整,因此它永远也不会被实例化。然而从这个基类开始,我们可以派生许多子类,例如以太网包、令牌环包、GPSS包、卫星包。这些包的每一个可能看上去很相似,它们都需要相同的方法集合,但它们在内部的实现细节上则存在明显的不同。 一个基类设置了其子类的原型。由于设置基类的目的就不是为了实例化,所以可以将类指定成virtual以便使其变得抽象: |
11.20 多态性:动态方法查找 | 多态性使得超类中的一个变量能够保存子类对象,并且能够直接从超类变量中引用这些子类的方法。考虑一个例子,假设Packet对象的基类BasePacket通过虚拟函数定义了通常由它的子类使用的所有公开方法(例如send、receive、print等)。这时,尽管BasePacket是抽象的,它仍然可以用来声明一个变量: |
11.21 类范围解析操作符 :: | 类范围操作符 :: 被用来指定在一个类作用范围内定义的一个标识符。它具有下列形式: |
11.22 块外声明 | 如果能够将方法定义放在类声明体的外部,那将是很方便的。这个功能可以通过两个步骤完成。首先,在类声明体内声明方法的原型(无论它是任务还是函数)、任何限定符(local、protected或virtual)、以及完整的参数说明加上extern限定符。extern限定符指示方法体(它的实现)在类声明的外部。接着,在类声明的外部声明完整的方法(与原型类似但没有限定符),并将这个方法绑定回它所属的类:使用一对冒号(::)将方法名限定为类名字。 |
11.23 参数化的类 | 如果定义一个基本类,它的对象在实例化的时候可以具有不同的数组尺寸或数据类型,那么这种功能通常很有用。我们可以不必为每一个尺寸或类型编写相同的代码,并且可以为本质上不同并且不可互换的对象使用同一个说明(这与C++的类模板类似)。 普通的Verilog参数机制可以用来参数化一个类: |
11.24 typedef类 | 有时一个类变量需要在类本身被声明之前声明。例如,如果两个类中的每一个类都需要另外一个类的句柄。在编译器处理第一个类的声明期间,编译器遇到了第二个类的引用,而这个引用是未定义的,因此编译器会将它标记为一个错误。 通过使用typedef来为第二个类提供提前声明就可以解决这个问题: |
11.25 类与结构体 | SystemVerilog加入了面向对象的类结构。从表面上看,类与结构体似乎提供了等价的功能,似乎只需要其中的一个就足够了。然而,事实并非如此;类在下述四个基本方面与结构体是不同的:
|
11.26 内存管理 | 对象、字符串、动态数组、以及联合数组的内存是动态分配的。当创建对象的时候,SystemVerilog会分配更多的内存。当对象不再需要的时候,SystemVerilog自动地释放内存以便这些内存能够被重新使用。自动的内存管理系统是SystemVerilog的整体组成部分。如果没有自动的内存管理,SystemVerilog的多线程、重进入环境会增加许多导致用户出错的机会。一个手工的内存管理系统(就像C语言的malloc和free所提供的那样)是不够的。 例如,考虑下面的例子: |
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